英特尔（Intel）技术总监张益兴今天指出，整合在2.5D/3D封装的小晶片（Chiplet）测试挑战高，提高测试良率成为重点，数据分析为核心的智慧製造和机器学习扮演关键角色，且必须迅速缩短封装、测试、数据分析三领域工程师之间的隔阂。

SEMI Taiwan国际半导体展将于28日起在台北南港展览馆登场，今天先进测试线上论坛率先起跑，英特尔技术总监张益兴表示，测试分解形式的系统单晶片（SoC），就好像测试系统，内涵多元处理器核心、记忆体控制器、高速I/O介面等，这些裸晶可能来自不同的硅智财（IP）或是零组件设计，都需要经过测试。

张益兴指出，这些小晶片（Chiplet）将会整合在2.5D/3D封装，其中一个裸晶有缺陷，代表整个封装堆叠都会无效，此外凸块晶圆（bumping）尺寸越来越微小，銲锡微凸块（micro-bump）和混合键合技术（hybrid bonding）非常複杂，测试工程师必须在有限的时间内提高测试良率，因此面对更多挑战。

张益兴表示，测试不仅只是成本议题，维持测试成本占整体製造成本比重低于5%，是基本要求，维持最佳测试量能和及时大量生产（time to volume）更是不二法门；因此测试本身不是主要考量，提高测试良率才是重点，裸晶测试良率提高，最后封装的整体良率才会更高。

他指出，在晶圆测试端要求良好裸晶（KGD ,Known Good Die）就成为系统单晶片测试的关键，以大数据（Big Data）和云端运算（Cloud Computing）等数据分析为核心的智慧製造，才能提升小晶片複杂测试的良率表现。此外可预测性的数据分析和机器学习（machine learning），才能事先预期且诊断晶圆测试流程的可能风险。

张益兴表示，测试和数据，已经成为半导体产品开发工程师的重要工作项目，先进3D IC封装的测试挑战度高，封装、测试、数据分析这三领域工程师之间的隔阂，必须迅速地缩短弥合。


●消息出处：联合新闻网
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